在AI芯片军备竞赛白热化的2026年，先进封装领域正发生一场低调却深刻的调整。
510X510mm曾是行业对面板级封装的雄心象征——更大面板意味着更高利用率、更多芯片产出、更低单位成本；310x310mm则是台积电CoPoS（Chip-on-Panel-on-Substrate）率先落地的务实选择。头部厂商玻璃基ASIC最新样品也悄然向这一尺寸靠拢。
这不是技术倒退，而是面对翘曲（warpage）、均匀度（uniformity）、设备验证等现实瓶颈后的战略收缩。台积电将CoPoS中试线设备交付提前至2026年2月，整线6月建成，却把量产时间从市场预期的2028年推至2030年Q4，核心原因正是大尺寸面板的工艺风险。
图1：CoPoS封装架构示意图
这一“悄悄改变”，折射出AI时代封装从“晶圆崇拜”向“面板现实”的转型，也为NVIDIA Rubin、AMD MI400、Broadcom自定义ASIC等下一代产品铺路。
CoWoS的瓶颈与CoPoS的必然
过去五年，台积电CoWoS（Chip-on-Wafer-on-Substrate）支撑了NVIDIA Blackwell、Google TPU、Meta MTIA等AI巨兽。CoWoS-S用硅中介层（interposer）实现高密度互连，CoWoS-L/R进一步扩大至5.5x甚至9.5x reticle（光刻重叠曝光区域，约858mm²）。但圆形300mm晶圆的物理限制越来越明显：边缘损失（edge loss）高达40%以上，一片晶圆对大型矩形AI die（如NVIDIA Rubin GPU达5.5x reticle）仅能容纳4-7颗；翘曲控制在多HBM堆叠（12-16 stack HBM4）时接近极限；硅中介层成本高、产能受限于晶圆厂。
CoPoS应运而生：把RDL（重布线层）和类中介层结构从圆晶圆“面板化”到矩形panel，再贴合到有机或玻璃封装基板上。核心优势是面积利用率从圆晶圆的约57%跃升至矩形panel的87%以上，一块310x310mm panel可容纳远超晶圆的chiplet与HBM组合，支持2颗以上3nm compute die + 12-16 stack HBM4，完美匹配AI“megachip”需求。
图2：CoPoS 310×310mm面板与未来515×510mm规划
台积电路线图清晰：2026 Q3启动研发设备拉入，2028 Q2中试线进驻嘉义AP7厂区，2029下半年确认量产机台，2030 Q4首批产品。初期锁定310x310mm（12.2x12.2英寸），2028-2029年再升级至515x510mm并引入glass-core基板。为什么不是一开始就上510x510甚至更早传闻的750x620mm？答案藏在“悄悄”二字里——大尺寸的诱惑与风险并存。
510x510mm的诱惑与310x310mm的现实妥协
玻璃面板供应商如JNTC已向三家全球封装大厂供应510x515mm TGV（Through Glass Via）玻璃基板样品；日本NEG开发GC Core™玻璃陶瓷核心基板，尺寸直达515x510mm；部分FOPLP（Fan-Out Panel Level Packaging）路线也曾瞄准大panel追求极致吞吐量。理论上，515x510mm panel单板产出可比310x310mm多2.7倍，单位成本再降30%以上，对AI训练集群的“每瓦每美元”指标极具吸引力。
但现实是残酷的。翘曲是头号杀手：大panel在热循环、材料CTE（热膨胀系数）不匹配、多层RDL堆叠时，边缘翘曲可超50-100μm，远超微凸点（microbump）对准容差（通常<10μm）。玻璃虽比有机基板平整（Intel宣称<20μm/100mm跨度），但大尺寸下抛光均匀性、TGV电镀一致性、RDL光刻拼接精度都成难题。设备方面，现有stepper/scanner多针对晶圆或中小panel优化，大panel需定制或多步拼接，均匀度下降直接拉低良率。早期验证周期长——一台新panel设备交期3-6个月，调试再加1年，任何缺陷都意味着巨额损失。
台积电内部评估后，果断把首代CoPoS锚定在310x310mm。这不是退缩，而是“先立后破”：小尺寸panel更容易实现90%+试产良率（据供应链消息，Xintec等伙伴已验证），便于快速迭代RDL工艺、warpage控制层（mold/cavity + 专用控制膜）、玻璃与有机混合interposer验证。310x310mm也与现有CoWoS设备生态更兼容，缩短从晶圆到panel的迁移路径。头部客户NVIDIA Rubin R100（2027晚期）和Rubin Ultra（2028）已锁定CoPoS 310mm panel作为过渡，确保2028 AI芯片按时交付。
这正是“悄悄”的精髓：公开路线图仍提515x510mm玻璃时代，但实际中试线、设备规格、客户tape-out都围绕310x310mm展开。其他厂商跟进——Intel在NEPCON JAPAN 2026展示的thick-core glass substrate（10-2-10结构，上下各10层RDL）虽支持78x77mm package（硅面积超1716mm²），但其EMIB-T玻璃方案也倾向与TSMC panel尺寸协同；Samsung Electro-Mechanics向Apple供应玻璃基板样品，尺寸据传也优先中小panel以控风险。
图3：有机基板 vs 玻璃核心基板性能对比
玻璃基ASIC最新样品：310x310mm的“隐形冠军”
玻璃基板是CoPoS长期杀手锏。相比有机基板，玻璃核心（glass core）具有三大优势：维度稳定性极高（CTE接近硅，warpage<20μm）、高密度TGV（直径<10μm、深宽比>10:1）、低损耗高频传输（适合112G/224G SerDes与CPO光电共封装）。Intel样品已证明，在大面积多die集成时，玻璃可支撑“beyond reticle”设计，功耗与延迟双降。
最新样品印证了310x310mm的实用性：Intel 2026年展示集成EMIB的thick glass core substrate，专为AI/HPC大package设计，支持双compute die + 多HBM，warpage控制远超有机；Samsung SEMCO向Apple交付玻璃基板样品，用于高性能移动/边缘AI ASIC，强调平整度与细间距路由；JNTC & NEG 510x515mm TGV玻璃panel样品已流片，但实际封装验证中，客户更青睐切割或适配310x310mm子panel以提升局部良率；台积电生态CoPoS pilot线明确标注“Glass Panel Size: 310mm x 310mm，未来510x515mm”，玻璃interposer与panel RDL同步开发。
图4：玻璃核心基板横截面结构
同样，中国大陆的FOPLP封测厂也正在接单GPU公司的Panle预研订单，也基本青睐310mm的平方尺寸。这些样品共同指向一个信号：玻璃不是万能，大尺寸玻璃panel的TGV均匀性、表面平整度、与RDL adhesion仍需时间打磨。310x310mm提供了一个“甜蜜点”——足够大以体现panel优势，又足够小以快速闭环工艺。
图5：TGV玻璃基板样品与显微结构
行业连锁反应与未来图景
这一尺寸调整直接影响供应链。设备商（KLA、应用材料）已按310x310mm规格交付；玻璃材料厂（NEG、Sumitomo Chemical与Samsung合资）加速中试；OSAT（如ASE、日月光）也在布局panel级能力。成本端，310x310mm首代CoPoS预计比同等CoWoS-L低15-25%，长期515x510mm玻璃版可再降40%。对NVIDIA、AMD、Google、Meta等客户，意味着2028年后“系统级封装”（System-in-Package）将真正起飞：单package集成数十compute die + TB级HBM + 光学I/O（台积电COUPE光子引擎已2026量产，CPO降低数据中心功耗与延迟）。
更深层，是封装范式从“wafer-centric”到“panel + glass-centric”的迁移。圆晶圆统治半导体50年，如今AI需求让矩形panel成为新标准。310x310mm是桥梁，而非终点——2029年后，随着glass core成熟、warpage控制算法（AI辅助建模）进步、更大panel设备就绪，515x510mm甚至600x600mm将重返舞台，届时单panel可支撑“Feynman级”AGI集群芯片。
挑战仍存：大panel物流（防碎、防静电）、测试设备（probe card需覆盖更大面积）、供应链多元化（避免台湾单一风险）。但行业共识已形成——务实优于激进。正如一位供应链高管所言：“我们不是在造最大的panel，而是在造能最快、最稳量产的panel。”
悄然改变背后的AI确定性
从510x510mm的浪漫想象，到310x310mm的冷静落地，业内这场“悄悄改变”不是妥协，而是成熟。台积电CoPoS路线图、Intel/Samsung玻璃样品、NEG/JNTC panel验证，共同勾勒出2026-2030年先进封装的主线：先用310x310mm打通工艺与良率，再用玻璃core与更大panel释放指数级算力。
AI不会等技术完美，只等能落地的方案。310x310mm，正是那个能让费曼、下一代TPU、自定义ASIC按时上线的关键拼图。它提醒我们：在摩尔定律后时代，真正的创新往往藏在尺寸的取舍之间。未来已来，只是以更稳健的姿态——310x310mm，悄然开启下一章。
为呼应这一趋势，2026 年 5 月 27 日，全球第一场以玻璃基为核心载体的 CoPoS 技术峰会将强势开启。作为 iTGV 2026 最强分论坛，这场峰会遥相呼应台积电 CoPoS 引领的面板级革命，更是 CSPT2026 半导体封装测试暨玻璃基板生态展，回赠业界的免费公开大礼。议程在这……
