10月13日，华为在上海练秋湖研发中心举行麒麟芯片技术交流会，披露了麒麟芯片的最新技术进展。华为半导体业务、无线终端芯片产品管理部部长徐松余表示，2027年麒麟芯片已进入测试阶段，目前测试结果符合预期。
华为时隔六年再次召开麒麟芯片层面的技术沟通会，首次较为系统地介绍逻辑折叠的量产进展及背后的技术支撑。根据现场披露的数据，麒麟9050系列晶体管密度提升53.5%，麒麟9050 Pro的CPU大核能效提升41%，NPU算力提升140%。此外，华为还公布了混合键合间距及后续技术演进规划。
在先进制程持续演进的同时，通过芯片架构优化、高密度互连与多层集成提升性能，正成为半导体产业探索的重要方向。华为此次披露的技术进展，也让逻辑折叠与混合键合再次进入行业视野。
下一代麒麟芯片进入测试阶段，技术演进持续推进
麒麟芯片是华为高端智能手机的重要技术基础。2020年麒麟9000推出后，华为芯片业务受到外部供应限制。2023年8月，搭载麒麟芯片的手机重新回归市场。
华为在此次交流会上披露，自2023年以来，基于麒麟芯片的终端产品累计发货量已超过1亿部。与此同时，下一代麒麟芯片研发也在持续推进。徐松余表示，2027年麒麟芯片已进入测试阶段，目前测试结果符合预期。不过，华为并未在此次披露中公布该芯片的完整规格、具体上市时间及最终性能数据，相关信息仍有待后续进一步确认。
相比单纯公布新一代芯片的研发进度，此次交流会更值得关注的内容，在于华为对逻辑折叠技术及相关集成方案的介绍。这表明，华为正在探索通过芯片架构和集成方式的创新，进一步改善芯片的性能与能效。
逻辑折叠受到关注，芯片性能优化拓展新路径
据华为披露，麒麟9050系列采用了逻辑折叠技术。徐松余介绍，该技术将多颗DIE（裸片）作为一个完整芯片进行协同设计，以缩短信号走线、提升晶体管密度，并争取获得性能与功耗方面的收益。相关数据显示，麒麟9050系列晶体管密度提升53.5%；麒麟9050 Pro的CPU大核能效提升41%，NPU算力提升140%。
传统平面芯片设计主要在二维空间内布局电路。随着集成规模扩大，互连延迟、寄生电阻和电容等因素可能成为性能优化的制约条件。通过改变逻辑电路的组织与集成方式，设计者有机会缩短信号路径，并提升单位面积内的集成效率。
需要注意的是，逻辑折叠不能简单等同于传统意义上的芯片堆叠，也不能直接与Chiplet或先进封装画上等号。不同技术在设计方法、互连结构和实现路径上存在差异。具体到华为的技术方案，其实现细节、工艺流程及相关制造指标，仍需要以进一步公开的技术资料为准。
混合键合间距瞄准1微米，高密度互连值得关注
除逻辑折叠外，混合键合也是此次技术交流会披露的重点之一。徐松余表示，麒麟9050 Pro目前的混合键合间距为1.5微米，华为计划在2027年进一步缩小至1微米，并在未来探索更多层的逻辑折叠。
混合键合（Hybrid Bonding）是一种高密度互连技术，通过介质层与金属连接结构的直接键合，在不同芯片层之间建立电气连接。相较于传统凸点互连方案，该技术有望实现更小的互连间距、更高的连接密度，并缩短信号传输路径。
对于需要大量数据交换的高性能芯片而言，互连密度不仅关系到单位面积内可实现的连接数量，也会影响数据传输效率、功耗及整体集成设计。不过，混合键合间距缩小并不意味着芯片性能会按比例提升。随着间距进一步缩小，键合表面质量、对准精度、缺陷控制、热应力和良率管理等环节也面临更高要求。从产业链角度看，高密度互连的发展值得先进封装设备、键合材料、精密检测、量测及相关工艺企业持续关注。
