台积电发力1nm工艺，力争2030年打造1万亿晶体管芯片

近日，台积电在2023年IEEE国际电子元件会议（IEDM）上发布了一份雄心勃勃的半导体制造工艺和封装技术路线图，展望到2030年。据报道，台积电计划在2030年左右完成1nm制程的芯片，实现单个封装内集成超过1万亿个晶体管的目标。

在目前推进的工艺中，台积电正全力推进3nm级别的N3系列工艺，随后将在2025-2027年间推出2nm级别的N2系列，包括N2、N2P等。这将在单颗芯片内集成超过1000亿个晶体管，而单个封装内则可实现超过5000亿个。

台积电将采用EUV极紫外光刻、新通道材料、金属氧化物ESL、自对齐线弹性空间、低损伤低硬化低K铜材料填充等新材料和新技术，结合CoWoS、InFO、SoIC等一系列封装技术，以实现这一雄心勃勃的目标。

而在2027年，台积电将进入A14节点，进一步提高芯片性能。而更令人瞩目的是，计划在2030年左右完成1nm制程的A10节点，单个封装内将超过1万亿个晶体管，相较于目前最复杂的单芯片NVIDIA GH100的800亿个晶体管，可谓是技术上的一次巨大飞跃。

然而，值得注意的是，晶体管密度的提升越来越接近其物理极限，台积电在提升制程水平上遇到了重大阻碍。在今年年中，有报道称，台积电3nm制程芯片的良品率仅为50-55%，低于其官方宣布的90%。这引发了外界对于台积电最新制程芯片良品率的质疑。

与此同时，台积电的盈利能力也在下降，受到智能手机和高速计算需求减弱的影响，净利润在二季度和三季度分别同比下降了23%和25%。在竞争激烈的半导体代工领域，三星等竞争对手也在紧追不舍。