Chiplet：芯片异构在制造层面的效率优化
实际上，Chiplet 最初的概念原型出自 Gordon Moore 1965 年的论文《Cramming more components onto integrated circuits》；Gordon Moore 在本文中不仅提出了著名的摩尔 定律，同时也指出“用较小的功能构建大型系统更为经济，这些功能是单独封装和相互 连接的”。2015 年，Marvell 周秀文博士在 ISSCC 会议上提出 MoChi（Modular Chip， 模块化芯片）概念，为 Chiplet 的出现埋下伏笔。我们认为，现代信息技术产业的发展 不是探索未知的过程，而是需求驱动技术升级，Chiplet 技术的出现是产业链在生产效 率优化需求下的必然选择。
Chiplet 的基础：异构与高速互联共同塑造的里程碑
计算机能够根据一系列指令指示并且自动执行任意算术或逻辑操作串行的设备。日常生 活中，我们所使用的任何电子系统都可以看作一个计算机，如：电脑、手机、平板乃至 微波炉、遥控器等都包含了计算机系统作为核心控制设备。Chiplet 出现离不开两个大的 趋势：
1）计算机系统的异构、集成程度越来越高
为了便于理解产业界为何一定要选择 Chiplet，本报告从计算机体系结构的角度出发，本 报告将首先理清计算机体系结构的一个重要发展思路——异构计算。如同现代经济系统 一样，现代经济系统为了追求更高的产出效率，产生了极为庞大且复杂的产业分工体系， 计算机系统的再分工就是异构计算。GPU、DPU 的出现就是为了弥补 CPU 在图形计 算、数据处理等方面的不足，让 CPU 能够专注于逻辑的判断与执行，这就是计算机系 统（System）。精细化的分工也使得整个体系变得庞大，小型计算设备中只能将不同的 芯片集成到一颗芯片上，组成了 SoC（System on Chip）。
伴随着计算机在人类现代生活中承担越来越多的处理工作，计算机体系结构的异构趋势 会愈发明显，需要的芯片面积也会越来越大，同时也需要如电源管理 IC 等芯片与逻辑 芯片异质集成，而 SoC 作为一颗单独的芯片，其面积和加工方式却是受限的，所以 SoC 并不是异构的终极解决方案。
2）芯片间的数据通路带宽、延迟问题得到了产业界的解决
芯片的工作是执行指令，处理数据，芯片间的互联需要巨大的带宽和超低的延时。既然 单颗芯片的面积不能无限增加，将一颗芯片拆解为多颗芯片，分开制造再封装到一起是 一个很自然的想法。芯片间的互联需要构建强大的数据通路，即超高的频率、超大的带 宽、超低的延时，以台积电 CoWoS 技术为代表的先进封装技术也使之得到了解决。
2022 年 3 月，Apple 发布了 M1 Ultra 芯片，其采用了 UltraFusion 封装架构，通过两 枚 M1 Max 晶粒的内部互连。架构上，M1 Ultra 采用了 20 核中央处理器，由 16 个高 性能核心和 4 个高能效核心组成。与市面上功耗范围相近的 16 核 CPU 芯片相比，M1 Ultra 的性能高出 90%。两颗 M1 Max 的高速互联是苹果芯片实现领先的关键，苹果的 UltraFusion 架构利用硅中介层来连接多枚芯片，可同时传输超过 10,000 个信号，从 而实现高达 2.5TB/s 低延迟处理器互联带宽。
AMD 为缓解“存储墙”问题，在其 Zen 3 架构的锐龙 7 5800X3D 台式处理器率先采用 3D 堆叠 L3 高速缓存，使 CPU 可访问高达 96MB L3 级高速缓存，大幅提升芯片运算 效率。
3）异构集成+高速互联塑造了 Chiplet 这一芯片届的里程碑
综上，Chiplet 本身并非技术突破，而是多项技术迭代进步所共同塑造的里程碑，芯片龙 头企业仍拥有话语权；因此，Chiplet 技术短期内并不会给行业带来太多直接的影响和 变化，但长期来看必将改变全球集成电路行业生态。同时，由于 Chiplet 在设计、制造、 封装等多个环节具备成熟的技术支撑，其推进也将十分迅速。
Chiplet 的需求：设计、生产环节的效率优化
技术服务于需求，Chiplet 的出现，缓解了算力对晶体管数量的依赖与晶圆制造端瓶颈 的矛盾。如前文所言，导致 Chiplet 技术出现的需求决定了它对行业产生的影响大小。 随着现代数据处理任务对算力需求的不断提高，本质上，算力提升的核心是晶体管数量 的增加。作为 Intel 的创始人之一，Gordon Moore 在最初的模型中就指明，无论是从技 术的角度还是成本的角度来看，单一芯片上的晶体管数量不能无限增加；因此，业内在 致力于提升晶体管密度的同时，也在尝试其他软硬件方式来提高芯片运行效率，如：异 构计算、分布式运算等等。
Chiplet 是异构计算的延申，主要解决了芯片制造层面的效率问题。随着制程缩进，芯 片制造方面出现了两个大的瓶颈：1）28nm 以后，高制程芯片的晶体管性价比不再提升； 2）芯片设计费用大幅增长，先进制程芯片设计的沉没成本高到不可接受。
关于 Chiplet 如何提高设计、生产环节的效率，以及对 EDA、IC 设计等行业的影响，我 们在此前的报告《Chiplet 技术:成长新至,换道前行》中进行了深入的探讨：（1）基于小 芯片的面积优势，Chiplet 可以大幅提高大型芯片的良率、提升晶圆面积利用效率，降低 成本；（2）基于芯片组成的灵活性，将 SoC 进行 Chiplet 化之后，不同的核心/芯粒可以 选择合适的工艺制程分开制造，然后再通过先进封装技术进行封装，不需要全部都采用 先进的制程在一块晶圆上进行一体化制造，这样可以极大的降低芯片的制造成本；（3） 基于小芯片 IP 的复用性和已验证特性，将大规模的 SoC 按照不同的功能模块分解为模 块化的芯粒，减少重复的设计和验证环节，可以降低设计的复杂度和设计成本，提高产 品迭代速度。
Chiplet 的封装：核心是实现高速互联
Chiplet 封装领域，目前呈现出百花齐放的局面。Chiplet 的核心是实现芯片间的高速互 联，同时兼顾多芯片互联后的重新布线。因此，UCIE 联盟在具体的封装方式上未对成 员做出严格限制，根据 UCIE 联盟发布的 Chiplet 白皮书，UCIE 联盟支持了市面上主流 的四种封装方式，分别为： 1） 标准封装：将芯片间的金属连线埋入封装基板中。 2） 利用硅桥连接芯片，并将硅桥嵌入封装基板中，如：Intel EMIB 方案。 3） 使用硅中介层（Si Interposer）连接芯片并进行重新布线，再将硅中介层封装到基 板上，如：台积电 CoWoS 方案。 4） 使用扇出型中介层进行重布线，仅在芯片连接处使用硅桥连接，如：日月光 FOCoSB 方案。
目前而言，台积电凭借其在晶圆代工领域的优势，其 CoWoS 技术平台已服务多家客户， 也迭代了多个批次，初具雏形：台积电 CoWoS 平台的核心在于硅中介层，其生产主要 通过在硅片上刻蚀 TSV 通孔实现，技术难点主要实现高深宽比的通孔和高密度引脚的 对齐。Die 与 Interposer 生产好之后，交由封装厂进行封装。 我们认为，Chiplet 在封装层面的技术核心是作为芯片间的互联，其能够实现的芯片间 数据传输速度、延迟是技术竞争力的关键，同时方案的稳定性、普适性也将深刻影响其 长期的发展空间。
全球格局：两大阵营，群雄逐鹿
实现 Chiplet 所依靠的先进封装技术在产业链内仍然未实现统一，主要分为晶圆厂阵营 和封装厂阵营：晶圆厂阵营以硅片加工实现互联为主，可提供更高速的连接和更好的拓 展性；封装厂阵营则努力减少硅片加工需求，提出更有廉价、更有性价比的方案。
台积电：整合 3DFabric 平台，实现丰富拓扑结构组合
在 2.5D 和 3D 先进封装技术方面，台积电已将 2.5D 和 3D 先进封装相关技术整合为 “3DFabric”平台，由客户自由选配，前段技术包含 3D 的整合芯片系统（SoIC InFO3D），后段组装测试相关技术包含 2D/2.5D 的整合型扇出（InFO）以及 2.5D 的 CoWoS 系列家族。
台积电更先进的垂直芯片堆叠 3D 拓扑封装系列被称为“系统级集成芯片”（SoIC），利 用芯片之间的直接铜键合，具有更小间距。
三星：3D IC 封装方案强化 Chiplet 代工产业布局
2020 年 8 月，三星公布了 X Cube 3D 封装技术（全称为 extended cube，意为拓展立 方体）。在芯片互连方面，使用了成熟的硅通孔 TSV 工艺。目前 X Cube 已经能把 SRAM 芯片堆叠在三星生产的 7nm EUV 工艺的逻辑芯片上，这样可以更易于扩展 SRAM 的容 量，同时也缩短了信号连接距离，以提升数据传输的速度和提高能效。此后发布 I-Cube 将一个或多个逻辑 die 和多个 HBM die 水平放置在硅中介层，进行异构集成。
日月光：FOCoS 方案力争减硅，降低成本
日月光的 FOCoS 提供了一种用于实现小芯片集成的硅桥技术，称为 FOCoS-B（桥）， 它利用带有路由层的微小硅片作为小芯片之间的封装内互连，例如图形计算芯片 (GPU) 和高带宽内存 (HBM)。硅桥嵌入在扇出 RDL 层中，是一种可以不使用硅中介层的 2.5D 封装方案。FOCoS 的硅桥在封装中提供超细间距互连，可以解决系统中的内存带宽瓶 颈挑战。与使用硅中介层的 2.5D 封装相比，FOCoS-B 的优势在于只需要将两个小芯片 连接在一起的区域使用硅片，可大幅降低成本。
Amkor：深度布局 TSV-less 工艺
Amkor 方面，公司 2015 年推出 SLIM 及 SWIFT 解决方案；且持续进行技术布局，具 备 2.5D/3D TSV 封装能力。
TSV-less 工艺可被用于建立先进 3D 结构。SLIM 及 SWIFT 方案均采用 TSV-less 工 艺，简化了 2.5D TSV 硅中介层运用时 PECVD 及 CMP 工序。 以 SWIFT（Silicon Wafer Integrated Fan-Out Technology）方案为例，方案采用 RDL first 技术，RDL 线宽线距能力≤2um，μbump pitch 40um，SWIFT 封装可实现多芯片集成的 3D POP 封装以及无需 TSV（TSV-Less）具有成本优势的 HDFO 高密度扇出型 封装，适用于高性能 CPU/GPU，FPGA，Mobile AP 以及 Mobile BB 等。 3D SWIFT 的独特特性要部分归功于与此项创新晶圆级封装技术相关的小间距功能。它 使应用积极主动的设计规则成为现实，有别于传统的 WLFO 和基于层压板的封装，且 能够被用于建立先进的 3D 结构，以应对新兴移动和网络应用中日益高涨的 IC 集成需 求。
长电科技：国内封装龙头，TSV-less 路线引领
长电科技聚焦关键应用领域，在 5G 通信类、高性能计算、消费类、汽车和工业等重要 领域拥有行业领先的半导体先进封装技术（如 SiP、WL-CSP、FC、eWLB、PiP、PoP 及 XDFOI 系列等）以及混合信号/射频集成电路测试和资源优势，并实现规模量产，能 够为市场和客户提供量身定制的技术解决方案。
XDFOI 方案：TSV-less 路线实现高性价比 Chiplet 封装
面向 Chiplet 异构集成应用推出 XDFOI 封装解决方案，涵盖 2D/2.5D/3D 集成技术。 在 2.5/3D 集成技术领域，长电科技积极推动传统封装技术的突破，率先在晶圆级封装、 倒装芯片互连、TSV 等领域中采用多种创新集成技术，以开发差异化的解决方案。公司 于 2021 年 7 月推出了 XDFOI 全系列极高密度扇出型封装解决方案，该技术是一种面 向 Chiplet 应用的极高密度、多扇出型封装高密度异构集成解决方案，包括 2D/2.5D/3D 集成技术，能够为客户提供从常规密度到极高密度，从极小尺寸到极大尺寸的一站式服 务。
XDFOI 方案预计于 2022H2 实现量产，相比 2.5D TSV，XDFOI 具备更高性能、更高可 靠性以及更低成本等特性。XDFOI 为一种以 2.5D TSV-less 为基本技术平台的封装技 术，在设计上，该技术可实现 3-4 层高密度的走线，其线宽/线距最小可达 2μm，可实现多层布线层，另外，采用了极窄节距凸块互联技术，封装尺寸大，可集成多颗芯片、高 带宽内存和无源器件。长电科技已完成超高密度布线并开始客户样品流程，预计 2022H2 量产，重点应用领域为高性能运算如 FPGA、CPU/GPU、AI、5G、自动驾驶、智能医 疗等。 长电科技的无硅通孔扇出型晶圆级高密度封装技术，可在硅中介层（Si Interposer）中 使用堆叠通孔技术（Stacked VIA）替代 TSV 技术。该技术可以实现多层 RDL 再布线 层，2×2um 的线宽间距，40um 极窄凸块互联，以及多层芯片叠加。
此外，XDFOI 技术所运用的极窄节距凸块互联技术，还能够实现 44mm×44mm 的封 装尺寸，并支持在其内部集成多颗芯片、高带宽内存和无源器件。这些优势可为芯片异 构集成提供高性价比、高集成度、高密度互联和高可靠性的解决方案。
先进封测技术涵盖 4nm 制程，突破国内顶尖封装工艺节点。长电科技 2022 年 7 月公 告在进封测技术领域取得新的突破，实现 4nm 工艺制程手机芯片的封装，以及 CPU、 GPU 和射频芯片的集成封装。4nm 芯片作为先进硅节点技术，也是导入 Chiplet 封装的 一部分，作为集成电路领域的顶尖科技产品之一，可被应用于智能手机、5G 通信、人 工智能、自动驾驶，以及包括 GPU、CPU、FPGA、ASIC 等产品在内的高性能计算领 域。
通富微电：绑定 AMD，晶圆级封装助力 Chiplet
全球封测行业龙头，先进封装耕耘优质客户。通富微电成立于 1997 年，并于 2007 年 深交所上市，主要从事集成电路封装测试一体化业务。2021 年全球 OSAT 中通富微电 位列第五，先进封装方面位列第七。目前，公司技术布局进展顺利，已开始大规模生产 Chiplet 产品，工艺节点方面 7nm 产品实现量产，5nm 产品完成研发。受益于公司在封 测技术方面的持续耕耘，目前公司与 AMD、NXP、TI、英飞凌、ST、联发科、展锐、 韦尔股份、兆易创新、长鑫存储、长江存储、集创北方及其他国内外各细分领域头部客 户建立了良好的合作关系，2021 年，国内客户业务规模增长超 100%。不断保稳业务压 舱石。
深度绑定 AMD，“合资+合作”强强联合。2016 年，通富微电收购 AMD 苏州及 AMD 槟 城各 85%股权并完成交割，在江苏苏州、马来西亚槟城拥有生产基地。目前，公司与 AMD 在高性能计算板块形成深度绑定，已经建成国内高端处理器产品最大量产封测基 地，优质大客户深度合作发挥协同效应，进一步增强公司业绩确定性。同时，公司充分 利用通富超威苏州和通富超威槟城的高端 CPU、GPU 量产封测平台，积极承接国内外 客户高端产品的封测业务。
2020 年起公司业绩放量迅速。2015-2021 年间，通富微电营业总收入从 23.22 亿元上 升至 158.12 亿元。其中，2016 年公司收购 AMD 苏州、槟城股权并与 AMD 开展深度 合作，营收同比增长高达 97.75%。2020 年起，公司收入始终保持较高水平增长，2021年实现全年实现合计 158.12 亿元，同比+46.84%；此外，2021 年公司实现归母净利润 9.57 亿元，同比+182.69%，延续了 2020 年的强劲增长态势。 我们认为，公司营收及净利润业绩高增主要归因于：（1）终端应用多点开花，高性能计 算、汽车电子、MCU 等市场均呈现向好态势；（2）与 AMD 建立紧密战略合作关系，充 分发挥协同效应增强业绩确定性；（3）先进封装方面，公司大规模生产 Chiplet 产品， 7nm 产品已大规模量产，进一步扩大利润空间。
AMD 业绩高增&下半年 Zen4 推出，通富微电将核心受益。FY2020-2022H1，AMD 营 业收入规模快速扩张，FY2021 达到 1046.71 亿元，同比+68.33%，且 2022H1 延续了 高增态势，营业收入合计 833.28 亿元，超出 2020 年全年业绩。2022 年秋季，AMD 将 发布基于 Zen4 架构的 Ryzen 7000 系列处理器，我们预计新产品的推出将进一步推动 通富微电业绩放量。
前瞻布局全产业链，一站式服务涵盖齐全封装类型。通富微电封装业务包含框架类封装 （SOT,SOP,QFN,DFN,LQFP,TO,IPM 等）、基板类封装（WBBGA，WBLGA，FCBGA， FCCSP,FCLGA 等）、圆片类封装（Fan-in WLCSP，Fan-out WLCSP, Cu pillar bump, Solder bump, Gold bump 等）及 COG，COF 和 SIP 等，可广泛应用于消费，工业和汽 车类产品，包括高性能计算、大数据存储、网络通讯、移动终端、车载电子、人工智能、 物联网、工业智造等领域。 在公司前瞻布局全产业链下，各领域业务进展顺利：（1）高性能计算方面，公司与 AMD 强强联合，目前已建成国内高端处理器产品最大量产封测基地；（2）存储器方面，公司与长江存储、长鑫存储结为战略合作伙伴，已大规模生产存储产品；（3）汽车电子、功 率 IC 方面，公司布局多年，拥有丰富的客户资源和深厚的技术积累，具备强大的竞争 优势；（4）MCU 方面，公司与海外及国内知名 MCU 芯片公司长期稳定合作，业务规模 持续高速增长；（5）显示驱动芯片方面，公司率先布局，已导入国内外第一梯队客户， 业务即将进入爆发期；（6）5G 方面，公司持续以“先进封装耕耘 SOC 大客户，提高周 边配套芯片客户份额”为策略，相关业务将持续增长。 积极开展 Chiplet、2.5D/3D 等顶尖封装技术布局，构筑差异化竞争优势。公司目前已 建成国内顶级 2.5D/3D 封装平台（VISionS）及超大尺寸 FCBGA 研发平台，完成高层 数再布线技术开发。
针对 Chiplet，通富微电提供晶圆级及基板级封装两种解决方案，其中晶圆级 TSV 技术 是 Chiplet 技术路径的一个重要部分。WLP 晶圆级封装大部分工艺是对晶圆进行整体 封装，封装完成后再进行切割分片。晶圆级封装是通过芯片间共享基板的形式，将多个 裸片封装在一起，主要用于高性能大芯片的封装，利用次微米级硅中介层以 TSV 技术 将多个芯片整合于单一封装中，能够显著降低材料成本，利用无载片技术，在芯片到晶 圆键合与缝隙填充之后，整个晶圆由于背侧硅穿孔露出而进行覆盖成型与翻转，并直接 由环氧模型树脂维持。
（本文来源：长江证券）
